專利名稱：一種用于智能變電站檢測的合并單元仿真器的制作方法
技術領域：
本實用新型涉及一種變電站自動化設備，具體講涉及一種用于智能變電站檢測的合并單元仿真器。
背景技術：
隨著計算機技術、通信技術、信息技術的飛速發展，尤其是近年來IEC61850和數字化變電站技術的發展，目前已有數百個基于IEC61850標準的數字化變電站試點工程投入試運行。隨著智能電網的發展，必將有越來越多的智能變電站隨之建立起來。智能變電站(smart substation)以全站信息數字化、通信平臺網絡化、信息共享標準化為基本要求，采用先進、可靠、集成、低碳、環保的智能設備，自動完成信息采集、測量、控制、保護、計量和監測等基本功能，并可根據需要支持電網實時自動控制、智能調節、 在線分析決策、協同互動等高級功能，實現與相鄰變電站、電網調度等互動的變電站。隨著智能變電站應用的不斷深入，智能變電站檢測技術也隨之展開，合并單元 (Merging Unit)是智能變電站的重要IED設備，合并單元是針對電子式互感器，為智能電子設備提供一組時間同步的電流和電壓采樣值；合并單元的主要功能是通過一臺合并單元 (MU)，匯集/或合并多個電子式互感器的數據，獲取電力系統電流和電壓瞬時值，并以確定的數據品質傳輸到電力系統電氣測量和繼電保護設備；合并單元的每個數據通道可以承載一臺和/或多臺的電子式電流和/或電子式電壓互感器的采樣值數據。合并單元可以是現場互感器的一個組件，也可以是一個獨立單元。本發明人長期研究發現合并單元的檢測仍存在著下述問題，現有的智能變電站中保護測控的性能并非完全由裝置決定，而是由互感器、合并單元、網絡交換機和保護測控功能單元構成的系統的性能決定的。實驗室檢測時通常是搭建一個完整的系統，通過模擬一次側數據測試系統的整體性能，而無法標定每個設備的性能。因此迫切需要一些能夠檢測這些獨立單元性能的技術或裝置，以滿足系統的進一步要求。
實用新型內容本實用新型的目的在于，提出一種用于智能變電站檢測的合并單元仿真器，用一臺合并單元仿真器即可完成目前實驗室合并單元測試所需的多種設備及復雜接線方案，減少測試的連接點。本實用新型提供的一種用于智能變電站檢測的合并單元仿真器，所述合并單元仿真器包括母板；其改進之處在于，設置在所述母板上的母板接口插頭、接口驅動芯片、CPU 模塊、FPGA、存儲時鐘模塊和激光收發器；所述接口驅動芯片分別與所述CPU模塊和所述FPGA連接；所述CPU模塊和所述 FPGA連接；所述母板接口插頭的一側分別與所述CPU模塊和所述FPGA連接，另一側與所述存儲時鐘模塊和所述激光收發器連接。本實用新型提供的優選技術方案中，所述接口驅動芯片通過數據線和控制線分別將以太網的數據傳遞到所述CPU模塊和所述FPGA ；所述CPU模塊通過信號線向所述接口驅動芯片發出指令；所述CPU模塊和所述FPGA之間相互通過數據線進行數據的傳遞；所述 CPU模塊和所述FPGA分別通過信號線向所述母板接口插頭發出指令和數據。本實用新型提供的第二優選技術方案中，所述接口驅動芯片為型號KSZ8841的芯片。本實用新型提供的第三優選技術方案中，所述激光收發器為型號0CM1342的芯片。本實用新型提供的第四優選技術方案中，所述CPU模塊和所述FPGA分別發出的指令和數據，由所述母板接口插頭通過數據線和信號線分別向所述母板的所述存儲時鐘模塊和所述激光收發器傳遞。本實用新型提供的第五優選技術方案中，所述存儲時鐘模塊包括非易失性隨機訪問存儲器(NVRAM)、閃存(FLASH)、實時時鐘芯片(RTC)。本實用新型提供的第六優選技術方案中，所述CPU模塊包括串口、串行總線、中央控制單元和總線模塊；所述中央控制單元上側的串行總線接收所述串口的數據，其下側的串行總線向所述總線模塊傳遞數據。本實用新型提供的第七優選技術方案中，所述實時時鐘芯片(RTC)是型號為 DS1743W-120 的芯片。本實用新型提供的第八優選技術方案中，所述總線模塊包括I2C總線、USB總線和SPI總線。本實用新型提供的第九優選技術方案中，所述中央控制單元為單片機。與現有技術比，本實用新型的有益效果是，所述合并單元仿真器在信號輸入后，合并單元形成采樣值的核心模塊由FPGA構成；所述合并單元仿真器具有運行穩定、耗費資源少、對采樣值報文的時間標定精確、延時少的特點；而且通過所述合并單元仿真器模擬合并單元發送符合IEC61850標準的9-1、9-2格式的報文，所述仿真器與被測合并單元進行相位誤差、幅值誤差的對比性檢測，查看被測合并單元的項參數指標是否符合標準，操作簡單方便，滿足了技術人員對系統的進一步深入研究的要求。
圖1為用于智能變電站檢測的合并單元仿真器的結構圖。圖2為合并單元仿真器中CPU模塊的結構圖。
具體實施方式
如圖1所示，合并單元仿真器包括母板、母板接口插頭、接口驅動芯片、CPU模塊、 FPGA、存儲時鐘模塊、激光收發器；所述接口驅動芯片分別與所述CPU模塊和所述FPGA連接；所述CPU模塊和所述FPGA連接；所述母板接口插頭的一側分別與所述CPU模塊和所述 FPGA連接，另一側與所述存儲時鐘模塊和所述激光收發器連接。其中，所述接口驅動芯片通過數據線和控制線分別將以太網上的數據傳遞到所述 CPU模塊和所述FPGA，所述CPU模塊通過信號線向所述接口驅動芯片發出指令，所述CPU模塊和所述FPGA之間相互通過數據線進行數據的傳遞，所述CPU模塊和所述FPGA都通過信號線向所述母板接口插頭發出指令和數據，所述母板接口插頭通過數據線以及信號線向所述母板上的所述存儲時鐘模塊和所述激光收發器傳遞所述CPU模塊和所述FPGA發出的指令和數據；所述存儲時鐘模塊包括非易失性隨機訪問存儲器(NVRAM)、閃存(FLASH)、實時時鐘芯片(RTC)。其中，母板接口插頭實現將母板上的數據線、地址線、其它信號線連接到本板上； 所述接口驅動芯片為型號KSZ8841的芯片，接口驅動芯片負責實現母板信號接口電平(5V) 與FPGA引腳電平(3. 3V)之間的信號雙向轉換，并在數據總線接口、中斷信號線接口實現三態功能；FPGA負責采用信號產生或接收、數據接收、處理、上傳給主處理CPU或下傳給用戶以及與主處理CPU之間的配置、狀態信息的交互，與FPGA配套的有兩片電源芯片，型號為 SS12的芯片，分別實現5V-3. 3V電源轉換、3. 3V-1. 5V電源的轉換，還有相關的FPGA配置電路；激光收發器，型號為0CM1342的芯片，負責實現光纖激光信號與FPGA電信號之間的轉換，使FPGA可以通過光纖與其它合并單元進行信號交互。如圖2所示，所述CPU模塊包括串口、串行總線、中央控制單元、總線模塊；所述中央控制單元通過所述中央控制單元上側的串行總線接收所述串口的數據，并通過所述中央控制單元下側的串行總線向所述總線模塊傳遞數據。所述邏輯模塊包括I2C總線、USB總線和SPI總線，其中，所述中央控制單元為單片機。其中CPU模塊用來對其它單元模塊進行采集、分析和控制。可把CPU模塊分為8 大部分1)中央控制單元；幻數據存儲部分，是型號為FM22L的芯片；幻可編程邏輯器件部分；3)A/D模擬采集控制部分；4)串口 UART通訊部分；5)以太網通訊部分；6)其它串口通訊部分；7) RTC時鐘芯片部分，是型號為DS1743W-120的芯片；8)對外提供數據總線和地址總線，和十幾個片選線，為擴展外圍設備提供了大量的豐富的資源。綜上所述，所述合并單元仿真器具有多種輸入接口，通過輸入接口將符合輸入要求的輸入信號接入多功能基準合并單元。合并單元通過內部處理后，可輸出多種類型的采樣值報文。需要聲明的是，本實用新型內容及具體實施方式
意在證明本實用新型所提供技術方案的實際應用，不應解釋為對本實用新型保護范圍的限定。本領域技術人員在本實用新型的精神和原理啟發下，可作各種修改、等同替換、或改進。但這些變更或修改均在申請待批的保護范圍內。
權利要求1.一種用于智能變電站檢測的合并單元仿真器，所述合并單元仿真器包括母板；其特征在于，設置在所述母板上的母板接口插頭、接口驅動芯片、CPU模塊、FPGA、存儲時鐘模塊和激光收發器；所述接口驅動芯片分別與所述CPU模塊和所述FPGA連接；所述CPU模塊和所述FPGA 連接；所述母板接口插頭的一側分別與所述CPU模塊和所述FPGA連接，另一側與所述存儲時鐘模塊和所述激光收發器連接。
2.根據權利要求1所述的合并單元仿真器，其特征在于，所述接口驅動芯片通過數據線和控制線分別將以太網的數據傳遞到所述CPU模塊和所述FPGA ；所述CPU模塊通過信號線向所述接口驅動芯片發出指令；所述CPU模塊和所述FPGA之間相互通過數據線進行數據的傳遞；所述CPU模塊和所述FPGA分別通過信號線向所述母板接口插頭發出指令和數據。
3.根據權利要求1所述的合并單元仿真器，其特征在于，所述接口驅動芯片為型號 KSZ8841的芯片。
4.根據權利要求1所述的合并單元仿真器，其特征在于，所述激光收發器為型號 OCMl342的芯片。
5.根據權利要求1所述的合并單元仿真器，其特征在于，所述CPU模塊和所述FPGA分別發出的指令和數據，由所述母板接口插頭通過數據線和信號線分別向所述母板的所述存儲時鐘模塊和所述激光收發器傳遞。
6.根據權利要求1所述的合并單元仿真器，其特征在于，所述存儲時鐘模塊包括非易失性隨機訪問存儲器NVRAM、閃存FLASH、實時時鐘芯片RTC。
7.根據權利要求1所述的合并單元仿真器，其特征在于，所述CPU模塊包括串口、串行總線、中央控制單元和總線模塊；所述中央控制單元上側的串行總線接收所述串口的數據， 其下側的串行總線向所述總線模塊傳遞數據。
8.根據權利要求6所述的合并單元仿真器，其特征在于，所述實時時鐘芯片RTC是型號為DS1743W-120的芯片。
9.根據權利要求7所述的合并單元仿真器，其特征在于，所述總線模塊包括I2C總線、 USB總線和SPI總線。
10.根據權利要求7所述的合并單元仿真器，其特征在于，所述中央控制單元為單片機。
專利摘要本實用新型提供了一種用于智能變電站檢測的合并單元仿真器，所述合并單元仿真器包括母板、母板接口插頭、接口驅動芯片、CPU模塊、FPGA、存儲時鐘模塊、激光收發器；存儲時鐘模塊包括非易失性隨機訪問存儲器(NVRAM)、閃存(FLASH)、實時時鐘芯片(RTC)。本實用新型提供的合并單元仿真器，在信號輸入后，合并單元形成采樣值的核心模塊由FPGA構成；合并單元仿真器具有運行穩定、耗費資源少、對采樣值報文的時間標定精確、延時少的特點。
文檔編號H02J13/00GK202218068SQ20112032091
公開日2012年5月9日 申請日期2011年8月30日 優先權日2011年8月30日
發明者吳曉博, 楊威, 王化鵬 申請人:中國電力科學研究院, 積成電子股份有限公司